ワンチップマイコンにおける内部クロック発生器のブロック図を示す。15MHzの発振器と、内部のPLL1、PLL2及び分周器の組合せでCPUに240MHz、シリアル通信（SIO）に115kHzのクロック信号を供給する場合の分周器の値は幾らか。ここで、シリアル通信のクロック精度は±5%以内に収まればよいものとする。

分周比は入力周波数÷目標周波数に最も近い2のべき乗

高度試験・午前I（全区分共通）／2018年度春期問7／テクノロジ系 / ハードウェア

内部クロック発生器のブロック図。発振器（15MHz）→PLL1（8逓倍）→PLL2（2逓倍）→CPU（240MHz）という流れ。PLL1とPLL2の間から分岐して分周器に入り、分周器の出力（115kHz、±5%）がSIOに接続される。

選択肢

ア1／2の4乗
イ1／2の6乗
ウ1／2の8乗
エ1／2の10乗

正解と解説

正解：エ 1／2の10乗

分周器の入力はPLL1の出力なので 15MHz×8 ＝ 120MHz である。ここから115kHz付近を作るには 120,000÷115 ≒ 1,043 なので、2のべき乗では1,024＝2の10乗が近い。実際に 120MHz÷1,024 ＝約117.2kHz で、115kHzに対する誤差は約1.9%となり、±5%以内に収まる。

選択肢ごとの解説

ア1／2の4乗（16分周）では7.5MHzとなり、目標の115kHzから桁が大きくかけ離れる。
イ1／2の6乗（64分周）では1.875MHzで、やはり大きすぎる。
ウ1／2の8乗（256分周）では約469kHzとなり、115kHzの4倍で誤差が許容範囲を大きく超える。
エ正しい。1／2の10乗（1,024分周）で約117.2kHzとなり、誤差約1.9%で±5%以内に収まる。

出典：平成30年度春期高度試験・午前I（全区分共通）問7（IPA）

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最終更新：2026-08-25／解説・選択肢ごとの解説は資格暗記が独自に作成しています。問題文と選択肢の出典は上記のとおりです。