図の全加算器において、Xに当てはまる論理ゲートとして、適切なものはどれか。ここで、HAは半加算器、入力のC0は、下位の桁からの桁上がり信号を表す。

全加算器の桁上げは2つの半加算器の桁上げのOR

エンベデッドシステムスペシャリスト試験2024年度 秋期 午前II11/ハードウェア / 論理設計

全加算器の構成図。入力A,Bが1段目のHA(半加算器)に入り、その和出力Sと桁上げ出力Cが出る。1段目のS出力と入力C0が2段目のHAに入り、2段目の和出力Sが最終出力S(和)になる。1段目のC出力と2段目のC出力がゲートXに入力され、Xの出力がC1(桁上がり)となる。
全加算器の構成図。入力A,Bが1段目のHA(半加算器)に入り、その和出力Sと桁上げ出力Cが出る。1段目のS出力と入力C0が2段目のHAに入り、2段目の和出力Sが最終出力S(和)になる。1段目のC出力と2段目のC出力がゲートXに入力され、Xの出力がC1(桁上がり)となる。

選択肢

正解と解説

正解: OR

全加算器を2つの半加算器で構成する場合、上位への桁上げは「A・Bの加算で生じた桁上げ」または「その和と下位桁上げC0の加算で生じた桁上げ」のいずれかが立てば発生する。両方が同時に1になることはないため、2つの桁上げ出力をORで束ねればC1が得られる。

選択肢ごとの解説

出典:令和6年度 秋期 エンベデッドシステムスペシャリスト試験 午前II 問11(IPA)

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最終更新:2026-08-25/解説・選択肢ごとの解説は資格暗記が独自に作成しています。問題文と選択肢の出典は上記のとおりです。